CIS H/W Design Engineer-(Oct-2026)

Job Requirements

［業務内容］ Responsibilities

CIS デジタル回路設計：

Ø 開発要求仕様に基づいた回路仕様作成

Ø Verilog-HDL/System Verilogによる設計および検証（一致検証、アサーション検証、波形目視、カバレッジ検証など）

Ø 評価チーム、試作・量産立ち上げサポート

Ø 設計委託メンバとの業務やりとり

Ø 電力解析、チェックツール実行（構文チェック、非同期検証）、簡易論理合成、SDC（物理インプリ制約）作成

CIS Digital Circuit Design:

Ø Creation of circuit specifications based on development requirement specifications.

Ø Design and verification using Verilog-HDL/System Verilog (match verification, assertion verification, visual waveform inspection, coverage verification, etc.).

Ø Support for evaluation teams and prototype/mass production launch after design.

Ø Business communication with outsourced design members.

Ø Execution of power analysis, check tools (syntax check, asynchronous verification), simple logic synthesis, and creation of SDC (physical implementation constraints).

［勤務地］ Work Location

神奈川県厚木市 Atsugi city, Kanagawa

［勤務地へのアクセス］ Access to Work Location

神奈川県厚木市： 小田急線本厚木駅より徒歩15分程度

Atsugi city, Kanagawa: About 15 minutes’ walk from Hon-Atsugi Station.

Work Experience

［応募条件］Requirements

必須要件 Must Have

半導体のデジタル回路設計スキル

Verilog-HDL/System Verilog 設計検証スキル (3年以上)

物理インプリ実装ツール(Design Compiler)に関する知見

Semiconductor digital circuit design skills.

Verilog-HDL/System Verilog design and verification skills (3+ years).

Knowledge of physical implementation tools (Design Compiler).

尚可要件 Good to have

物理インプリ実装ツール(Formality, PrimeTime)に関する知見

CIS 低電力ロジック設計 (PowerGatingなど)、低電力技術開発 及び 標準化 (低電力IP整備、ツール評価など)の知見

Knowledge of physical implementation tools (Formality, PrimeTime).

Expertise in CIS low-power logic design (e.g., Power Gating), low-power technology development, and standardization (e.g., low-power IP preparation, tool evaluation).

使用ツール Tools

言語 / Languages: Verilog-HDL, System Verilog

ツール / Tools: Xcelium, Design Compiler, Formality, PrimeTime 、波形Viewer、Debugger (Verdi)

語学力 Language

英語： メール、マニュアルの対応

日本語：日本語能力検定（JLPT）N1またはネイティブレベル

English: Reading/Writing skills for mail and manuals.

Japanese: JLPT N1 certified/equivalent or Native level